合见工软：致力于提升国产智算大芯片设计效能

在国产EDA创业浪潮中涌现出了很多EDA新锐，不过相比于同时期创立的同行，合见工软成立之初瞄准的就是大规模数字芯片设计这个难啃的骨头，其目标是提供从芯片级EDA、高性能接口IP、系统级和封装设计的全流程系统级设计解决方案，帮助客户实现设计流程的自动化和高效化。除了设计工具外，合见工软还提供设计服务和技术支持，为客户提供一站式、全方位的系统级设计服务，降低客户的设计成本和风险。

成立四年来，合见工软致力于为大芯片和非常复杂的SOC系统设计提供全流程解决方案，涵盖了数字验证的全流程、数字实现DFT全流程及系统级的解决方案，以及高性能的接口IP。在数字验证方面，最新一代的硬件仿真平台UVHP（UniVista Hyperscale Emulator），提供数据中心级全场景超大容量硬件仿真加速验证，支持大规模集成电路设计的验证需求；新一代单系统原型验证平台PD-AS，支持快速芯片原型验证，缩短设计周期。可测性设计（DFT）全流程平台UniVista Tespert，集成高效缺陷诊断工具和存储单元内建自测试软件，提高测试设置的效率和可靠性。电子系统设计平台UniVista Archer提供一体化PCB设计环境和板级系统电路原理设计输入环境，满足复杂的电子系统设计需求。在接口IP方面，UCIe IP、HBM3/E IP、DDR5 IP、LPDDR5 IP、RDMA IP等高速接口IP支持智算时代的高速互联需求。据合见工软副总裁吴晓忠介绍，合见工软的产品广泛应用于高性能计算（HPC）、人工智能（AI）、存储、5G通信、GPU、汽车电子等多个领域。目前合见的产品技术已经获得国内超过200家客户的认可和部署，特别是在一些头部企业整体装机容量已经超过国际领先企业。在高速接口IP方面合见工软的IP在国内的大算力的超算和智算芯片上均获得实际应用。

针对复杂大算力芯片设计的EDA工具，吴晓钟介绍UVHP作为国内首个基于数据中心的硬件仿真加速平台，其容量从1.6亿门可以单系统扩展到460亿门，这和业界最大容量的硬件仿真器是齐平的状态。另外合见工软国内首创的自动化时序驱动编译分割软件，可以带来性能上的大幅提升，甚至可达到两三倍以上。硬件仿真系统的接口解决方案上，合见工软既支持SA速率适配方案，也支持transaction虚拟接口方案，两种方案结合可以提供给用户更大的灵活度，比如可以选择纯硬件的IassICE（in circuit emulation）方案，也可以选择虚拟的方案，虚拟方案的好处可以随时停下来，随时看信号而不用跑实验室。此外，合见工软提供了非常丰富的调试手段，包含降速以后全波形的可见，也包含牺牲一些容量获取一些功能的快速可见，另外合见工软在场景存储和复现（Replay）上做了很多努力，确保客户在合见工软的硬件仿真平台的使用体验基本对标三大家的国际领先产品。特别的，合见工软还有一个虚拟原型平台，硬件仿真器和虚拟原型平台可以多态组合，一部分放在硬件仿真器里面，一部分放在原型平台上，并且虚拟原型平台还支持接口的虚拟原型，比如可在硬件仿真平台实现算力芯片、算力卡的多卡组网测试。

2024年最受关注的可能就是如何助力国产大算力芯片设计突破层层限制，吴晓忠表示，如果在国产成熟工艺上进行设计，在有限面积上做大算力可以通过DFT诊断来提升芯片良率，基于此合见工软的DFT全流程平台；其次合见工软在系统级层面的PCB工具是支持百万Pin级别，目前已经有客户在这方面取得了非常不错的效果。第三，合见工软在做IP的时候充分考虑到了大芯片内部解决存储和互连问题例如HBM和RDMA IP，另外在多芯粒互联Chiplet中，合见工软的UCIe IP已经有很多客户成功落地。

AI+EDA同样是个非常具有关注度的话题，作为国产EDA的代表厂商，吴晓忠直言合见工软从去年开始，在这方面做了很多的探讨和研究，现在合见有一个在研的AI助手产品，在跟国内的头部企业做测试，整体出来的效果还是不错的，也会在近期内发布。这个产品就是用自然语言的方式，生成相应的设计和测试向量，并且在生成设计的时候，我们可以人为给一些指导，比如功耗优先、面积优先、性能优先等等。

谈及EDA的未来，吴晓忠看到很多国内设计厂商迫切需要解决例如从芯片到系统这样的交叉技术领域的突破，需要从制造端，即需要EDA厂商能够将系统级工具用到芯片设计，例如3D-IC封装。亦或是架构端，在芯片体系架构软硬划分上提供相应的虚拟原型方案等。具体到合见工软，吴晓忠表示，合见是专注做数字大芯片的EDA工具及IP产品，是目前国产替代的关键聚焦点，目前合见已经在数字验证全流程上全面部署并发布产品，未来也将继续努力，快速把产品线创新扩展，对于服务国内的做大芯片的公司来讲，不管是从IP还是系统级设计、还是数字EDA，合见希望能多尽一份力，尽早解决卡脖子的问题。